亚博登录官方网站|通过EDA设计工具了解FPGA的设计流程

本文摘要:针对新手来讲,FPGA的设计流程否贞的又臭又长呢?呵呵呵,假如了解有那样的觉得,没事儿,下边我也根据对手机软件的用于来了解FPGA的设计流程。

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针对新手来讲,FPGA的设计流程否贞的又臭又长呢?呵呵呵,假如了解有那样的觉得,没事儿,下边我也根据对手机软件的用于来了解FPGA的设计流程。  1)用于synplifypro对硬件配置描述语言c语言编译器并溶解netlist  综合性前应注意对元器件的自由选择,方式是在project-implementationoption中对要iTunes的元器件和网表的溶解状况展开自由选择。综合性后的网表有二种:RTL级网表和门级网表(gatenetlist),根据对网表的剖析能够对设计方案的搭建方法有可行性分析的了解,并剖析在其中的不正确和不科学的地区,此外还能够对关键线路的delay和slack展开剖析。  用于synplifypro要再作新创建工程项目,注意修改工作中文件目录,随后加进所需c语言编译器的文档,要注意top文档要最后一个加到,那样才能够保证 溶解的文档是以top文档来取名的  2)用于modelsim展开作用建模  导入源代码和testbench展开建模,并存留波型文档(.wlf)  3)用于quartusⅡ依据netlist展开布线,并展开时钟频率剖析  在用于quartusⅡ前应保证一些适度的设定,在assignments-edatoolssetting中的simulation中自由选择modelsim,并自由选择选择项runthistoolsautomaticallyaftercompilation。

假如没提前保证这种设定,能够quartus做了c语言编译器布线后,保证某种意义的设定,随后经营EDAnetlistwriter和edasimulationtool  在用于synplifypro得到 心寒的netlist后,能够在synplifypro中根据option-quartusⅡ必需启用quartusⅡ,quartusⅡ对synplifypro溶解的.vqm文档展开c语言编译器,布线。随后依据设计方案回绝展开时钟频率剖析和扩展槽调节。  4)用于modelsim展开布线后建模  因为quartusⅡ提前保证了设定,因而在c语言编译器布线顺利完成后,不容易在工作中文件目录下溶解modelsim建模所务必的文档和库(modelsim_work),在modelsim里将造成的文档和库所属的文件夹名称设定为当前目录,modelsim_work库会全自动导入,新创建工程项目不容易提示所用于的modelsim.ini文件,不可用于quartus溶解的,随后导入文档(还包含testbench),展开c语言编译器,建模的情况下在library里加到modelsim_work库,在sdf选择项中能够加到quartus溶解的推迟信息内容文档.sdo,注意作用域的自由选择,假如testbench中启用被检测控制模块的句子是send3atb,那麼作用域理应写成tb,在option自由选择中能够自由选择否看代码覆盖率。

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此外,还能够将布线后的建模結果与作用建模的結果展开比照。下图便是中小型Soc中send3a控制模块前后左右建模的前后对比  根据EDA设计工具了解FPGA的设计流程  从图上能够显出,除开有一定的推迟外,键入波型稳定。  5)将quartus的波型转换成testbench的方式:  所绘好波型后,根据file-export能够将波型键入到quatus的工作中文件目录,verilog語言扩展起名叫.vt,修改为.v后能够在modelsim中用于,务必表述的是假如波型中还包含键入端口号得话,键入的testbench包含三个控制模块,一般状况下,只需将輸出波型所绘之后,键入到testbench就  本质上,我们可以显出,全部全过程具体便是:编码编写—作用建模—-综合性—-合理布局,布线—-门级建模—–iTunes——木板调节  那样一看,本来HDL设计流程只不过是也很一目了然和比较简单..。

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